不断变化已成为半导体行业的标志，同时也是半导体行业区别于其它大多数行业的特性。无论我们处于该行业周期的哪一位置，IC 制造商始终想方设法提高它们器件的性能，降低它们的生产成本。
　　一般来讲，通过转向更细小的工艺设计尺寸或向更大面积的晶圆尺寸，IC 制造商已可满足提高器件性能和降低生产成本的这两种需求。当今，器件尺寸的不断缩小以及更大的晶圆尺寸仍是 IC 制造商确定其生产战略方面的重要因素，但随着我们不断向前发展，这些方面本身将难以使芯片制造商取得更进一步的成功。同时还将需要更多的创新－采用铜、低 k 及高 k 电介质等新材料，并使用设计更为讲究的底层，引入新型器件架构及新型光刻技术。
 ;然而，创新确实面临着自身挑战。在先进IC 生产中采用新型半导体材料已产生了新的缺陷类别－例如新的无效或部分无效缺陷以及电压对比缺陷，这些缺陷越来越难发现，并且会影响工艺开发工作以及降低良率。这些隐藏的电缺陷不仅可能位于后端的铜互连工艺中，并且在晶体管形成过程中它们会成为越来越严重的问题。
　　由于工艺参数的误差，在采用新尺寸技术的早期生产阶段实现高良率已变得越来越困难。在 130 纳米尺寸之前，随机缺陷是导致良率损失的罪魁祸首。目前，半导体良率越来越受图案误差的影响，这些误差产生于不断缩小的光刻工艺窗口与将光刻扩展到更小设计尺寸所需的复杂掩模设计之间的交互作用。随着 IC 尺寸的不断缩小以及临界尺寸 (CD) 和重叠要求变得更加苛刻，这样使工艺设计到实现生产高良率间差距将不断加大。实际上，图案方面限制良率将会成为器件制造商在 65 纳米及更小尺寸工艺上所面临的最大挑战之一。在将新设计付诸生产过程中，仅这 3 到 6 个月的图案限制所导致的产品延迟便会使 IC 制造商单一产品付出数千万美元的代价。 ;
　　除与实施这些新创新技术相关的挑战外，IC 制造商还将面临着巨大的成本挑战。由于建造及装配新半导体工厂的成本快速增加，为降低制造成本以保持竞争优势，芯片制造商的压力将越来越大，同时它们还必须降低开发周期，以便更快速地达到产能，并控制与新产品首次上市相关的平均销售价格 (ASP)。 ;
　　由于工艺挑战变得如此之高，竞争压力变得如此之大，半导体制造商逐渐认识到，它们不再能够担负得起以极高成本为代价采用先进技术来实现创新。它们的目标是以最低的成本进行创新，这样即需要新工艺控制水平，才能使得在最短时间内获得最高可能的良率。