据推测，IC的芯片温度每提高25℃失效率约增加一倍，所以要尽量降低芯片温度以降低失效率。 为防止结温过高，功率较大的管子面积要设计得足够大，而发射区有效边长仍由最大电流确定。 在整个芯片上发热元件的布局分布要均匀，不使热量过分集中在一角。在元件的布局上，还应将容易受温度影响的元件远离发热元件布置。在必须匹配的电路中，可把对应的元件并排配置或轴对称配置，以避免光刻错位和扩散不匀。要注意电源线和地线的位置，这些布线不能太长。 加强工艺监控 版图设计时专门设计参数至最佳值。 其他措施 组微电子测试图形以利工艺监控，及时淘汰不合格产品，调整 (1)元件尺寸的选择要适当，应考虑功率密度、寄生效应、制版光刻误差、横向扩散及扩散容差等因素，Al条应覆盖欧姆接触孔并留一定余量。 (2)保证电路参数的要求：①多发射极晶体管的长脖子区不宜太长，因为太长会导 致／T下降;②避免在输出线上做扩散“地”道;⑧外延层电阻岛上接电源的欧姆接触孔要扩N’。 此外，对于CMOS集成电路，为提高其抗自锁能力，可在版图设计上采取以下措施： (1)合理布置电源接触孔，减小横向电流密度和横向电阻。 ①采用接衬底的环形电源线(P阱)，并尽可能将衬底背面接VDD。 ②加多电源VDD和Vss接触孔，并加大接触面积。 ‘ ③对每一个接VDD的孔都要在相邻的阱中配以对应的Vss接触孔，以便加多并行的电流通路。④尽量使VDD和Vss的接触孔的长边相互平行。 ⑤接VDD的孔尽可能安排得离阱远一些。 ⑧按Vss的孔要尽可能安排在P阱的所有边上。 (2)采用伪收集极。伪收集极收集由横向PNP发射极注入的空穴，阻止了纵向NPN的基极注入，从而有效地减少了脚NP。 (3)采用保护环。保护环降低了Rw，增加了PNP的WBL，从而使夕PNP下降，但增加了面积。 (4)尽可能使P—阱和PMOS管的P’区离得远一些。例如输出级的NMOS，PMOS 放在压焊块两侧，可大大减小库NP。