科利登系统公司近日宣布, 它与Cadence合作在Sapphire测试平台和Cadence EncounterTM之间成功完成了对一个良率提高流程的验证. Sapphire平台支持Cadence Encounter Test True-Time Delay Test工具基于STIL的测试向量,同时Cadence Encounter Diagnostics也从Sapphire平台输入错误捕获数据.在90nm或者更先进的工艺设计中,使用该诊断流程能增加测试覆盖率,提高缺陷定位速度.
　　纳米级芯片设计中的缺陷会引起波形转换变慢,因此通路时延测试变得更加关键. 实时(at-speed)通路延时测试就是用于检测这些问题的,但是约有50%的缺陷无法检测到,因为他们是在非关键通路上进行测试的.而且,传统的固定时间实时自动测试向量生成不和测试仪使用的测试向量兼容,因此它生成的测试向量常因与测试仪的管脚时序的要求不符合而被丢弃. 上述两个缺陷导致了很差的产品质量和很慢的产品测试时间.

　　科利登的首席执行官Dave Ranhoff说：“时延缺陷是90nm技术时良率下降的主要原因.Sapphire测试平台与Cadence Encounter True-Time Delay Test工具以及Cadence Encounter Diagnostics工具结合在一起,为半导体公司检测和诊断这些棘手的问题提供了一个很好的工程验证和产品测试阶段的解决办法. 支持像Cadence这样的EDA供应商的良率可控性设计方法对我们的客户非常重要,与我们科利登参与设计调试到产品测试整个流程的广阔视野相符合。”
　　“当技术发展到90nm的时候,芯片制造商面临的最大问题是怎么快速解决精细设计工艺中在出片前出现的那些不可预测,无法排除的干扰问题。”Cadence Design System Inc.总监Sanjiv Taneja说，“基于ATPG的传统诊断工具一般在小于130nm的工艺条件下都只有小于40%的精度,而且不支持批量处理,动态分析,可定制错误建模和其它ATPG工具生成的向量。”