今年在Dallas召开的超大规模集成电路技术表征和测量国际会议的一次全体会议上，Sematech的Alain Diebold指出我们已穿越了极限进入纳米电子学，并且在以后十年里CMOS技术将采用特殊的材料和创新的器件结构，纳米晶体管的栅长将缩小到<;10nm，电子特性已从熟悉的长沟道晶体管物理进入到以极速碰撞的短沟道器件机制。
　　要补充的是这将达到空前未有的密度，每个IC上近20亿个功能。随着纳米电子领域中器件的电子特性的改变，目前采用的物理测量法需按照纳米电子的电特性重新考虑。这意味着近原子级表征，纳米尺寸的特征需要能考虑空间限制量子效应和表面态影响的光学模型。
　　测量和表征迅速结合。Diebold指出许多测量将基于感兴趣的特殊方面是怎样在器件设计中起作用的模型，如应变硅的迁移率，栅长的变化，甚至线缘粗糙度（LER，影响晶体管的泄露电流）等产生的。产生的问题是有些物理特性不能直接被测量的情况将增多，如沟道应变。这需要能达到空前性能的模型。

　　通过模拟从而确定所需测量的特性在纳米技术中不容易实现。有些测量将在器件制作完成后通过破坏性的方式完成，或者是直接测量那些可被测量的特征，如薄膜厚度或pFET中从浅凹槽到晶体管栅的侧壁的距离。不能测量的部分必须建模。
　　这种精密复杂的建模将成为把可测量的数量和必须控制的特性联系起来的方法，如淀积设备中的薄膜厚度与设备运行方式有关系，同时结合了进入下一步工序的晶圆批次的信息，并从生产线上的几个步骤中提取电子数据，以决定工艺设备怎样可控地操作当时正通过的晶圆，粗略的文献搜索显示正在进行精密复杂的建模工作。Intel一直在研究晶体管的有限元分析，这需要对晶体管结构具有准确了解。例如，基于SiN薄膜的应力，可以模拟应力是怎样影响晶体管栅周围、源和漏顶端的SiN的形状的，它是怎样通过张力影响沟道的。从这可看出，量子机理起源于晶体管沟道迁移率的第二种模型。。
　　这是一组复杂的与测量有关的模拟工序-SiN的薄膜厚度-链末端的电子模型，它可提供晶体管的驱动电流。可用晶体管模型确定工艺参数和用来确定物理特征尺寸，或其它特性，并过渡到可制造性。这里，模型将考虑制造的可变性和其对晶体管特性的影响。模拟芯片生产中晶体管电流的范围也许是必要的。模型将放弃确定SiN中薄膜厚度范围的方法。一方面可测量层的厚度，但测量埋入沟道的应力几乎是不可能的。这些模型将进行纳米技术必要的测量。
　　传统上，测量在工艺中总是进行得太晚。超过32nm后，建模和测量间的联系必须在工艺开发的早期就存在。不只需要开发晶体管（或互连）特征的这些模型，也必须得到晶圆的电子学据并检查它是否合适。这种决定将需要破坏性的物理表征，也必须在大批量生产开始之前进行。