软件无线电已“调准频道”
Software-defined radio tunes in
David Marsh, Contributing Technical Editor
SDR（software-defined radio软件无线电）尽管直到前不久还是一项代价昂贵的R&D 工作，却最终还是破壳而出。过去的几个月中，各公司发布了大量的产品：各种专用的集成电路纷纷推出，第一种软件驱动的无线电得到FCC（美国联邦通信委员会）的批准。美国的军方对此怀有浓厚的兴趣，已经专门拨出多达250亿美元的预算，以JTRS（联合战术无线电系统）计划来推进SDR的开发。它的目标是支持在2MHz到55GHz之间的大约33种波形特征（其中的一种还在一个平台上包括了某些蜂窝电话标准）。美国国防部，正在与加拿大、日本、瑞典和英国的各机构一道合作，以促进这项研发。在更为广阔的商业世界中，该技术也同样意味着通过一个普适的、可编程的硬件平台的采用来保证运营商成本的降低和服务提供方面灵活性的提升。那么，在这个巨大标题的背后隐藏的真实故事是什么？在一个传统上采用模拟硬件来解决问题的技术中使用软件解决方案，设计者多久就可以从中获益？
首先，是什么使得SDR迥异于如今承载了大多数移动电话业务的常规通信技术（如CDMA和GSM）？CDMA和GSM系统广泛利用可编程的硬件来实现从基站链路一直到基带处理的各项任务。FCC对SDR的定义简单明了，能让人放松警惕：“在软件无线电中，以前由硬件单独完成的功能，如发射信号的产生以及接收信号的调谐和检波，现在由控制高速信号处理器的软件来实现。”
类似的，SDR论坛把一个SDR装置定义为其功能独立于载波频率、能在一系列传输协议环境中工作的装置。从体系架构的角度而言，这些定义是指可以完全在数字域上实现RF与基带间上、下变频的收发机，这一技术可以减少与发射信道功率放大器、接收通道低噪声放大器的RF接口，而且最大限度减少了模拟滤波器。
图1  理想的软件无线电可以实现载波级速度的数据变换，而且完全在数字域中对信号进行操作
硬件通用性的本质对军事和商业运营商都具有吸引力，因为它可以让运营商避免被绑定到任何一家系统供应商上。关键之处就在于，采用SDR，则通过新软件的载入就可以简单地实现网络的升级。考虑到将一个2G网络升级为3G网络的开销估计为10亿美元，这一发展方向将在设备采购方面实现巨大的节约，而且缩短以往的经济模式所要求的、为期10年的平均网络寿命。此外，基站将能支持各种协议，从而实现以往无法兼容的各种网络间的跨接。这样的跨接将让网络和通信间的界线变得模糊，例如W－CDMA手机可以接入一个本地的WiMax基础架构，以获得宽带数据接入服务。
如今，由于在硬件和软件方面的巨大障碍，上述的远大前景离实现还有一定距离。同时，业界的知情人士承认，SDR将随DSP和转换器IC、电源管理和网络架构设计方面的技术发展而发展。从软件的角度来看，开发者希望采用一种共通的框架，这种框架将实现并提升可移植性。
SDR论坛预计，商业化的3G通信将在2008年以前成熟，而在2010左右开始进入4G服务。它认为SDR的机会与2.5G服务相伴，如在北美投入运营的EDGE（GSM演进中增强的数据）分组交换服务。终端的进化将更为缓慢，这主要是由于功耗方面的要求，另外也是由于今天的手机的制造成本很低。大多数的观察家承认，SDR手机要到2010年才有可能出现。到那时，大规模生产的芯片组日益普及将刺激蜂窝式电话领域之外的增长。
同时，第一种消费级的SDR终端将开始出现在功耗挑战较小的移动应用（如膝上机和PDA），以及车辆中。Philips Semiconductor最近发布了SAF7730，这是一种单芯片的双IF无线电和音响DSP，可以让设计者经济地实现多种功能，如自适应超重低音提升等，以利用单个平台来进一步体现产品的鲜明特色。

模拟技术在RFE中仍占统治地位
在载波频率上对传输的信号进行数字处理，仍将面对许多由对数据转换器的要求而引起的困难。GSM和CDMA等协议所采用的频率可以超过2GHz，这就需要转换器能在5GHz或更高的速度下工作。更糟糕的是，转换器需要13bit以上的分辨率，以让动态范围高到足以使随后的处理能可靠地提取信号内容。微波工艺，如SiGe和GaAs是潜在的候选，但它们既不便宜，又不能保证能量效率。对接收机链路的处理的要求也会极为严格，这严重依赖于调制的模式和信道带宽。在3G服务中，协议在多个会话中共享的信道宽度高达5MHz。这种从窄带到宽度的转移需要DSP技术能实现信号内容的提取，但必须通过将滤波器、信道选择和基带处理转移到数字域中来减少对模拟滤波器的需求。
能达到载波速度的数据转换器目前很少，这迫使设计者考虑用模拟RFE（RF前端）来实现信号的上变频和下变频，并让IF降低到转换器能处理的水平。虽然接收机一侧极富挑战性，但发射机一侧也不是没有自身的问题，例如，线性度的保持与通过开关模式工作实现发射机效率最大化之间就存在矛盾。
一般来说，超宽带的通信对线性度的高要求使得C类放大器若不进行改进就没有用武之地。GSM简单的信号使得功率放大器的效率可达到约40％，但一个3G放大器的线性度要求会将效率降低到3％。目前可以提高非线性放大器中的线性度的技术包括预失真方法等。这种补偿需要采用数字技术来将放大器校准到足够精度，可以将效率提高20％或更高。
设计者一般认为接收的难度要远远超出发射，后者无需从被噪声海洋淹没的信号中获取迅速变化的信息。对通用型的宽带RFE的要求极为严格。虽然可以通过窄带模拟无线电来保证足够好的选择性，但为了保证宽频带上的捷变能力，就需要采用多个接收机通道。当前的机载无线电系统需要多达100个通道，因此，人们希望尽可能地共享资源。对目前能很好地为单个和有限的多波段应用的模拟RFE进行考察，就会看出阻碍SDR有效运用和性能发挥的诸多因素。
因为真正的SDR接收机需要很大的带宽来满足CDMA等协议的需要或者仅仅是简单地搜索出有用的信号，所以传统的窄带－超外差式架构（会出现镜像干扰，需要高性能滤波器予以滤除）就不适用。未来的可扩展其应用的选择包括可在很宽频率范围内编程的滤波器（可能是那些MEMS器件，它们目前尚处在研究阶段）。
当前SDR前端中正在得到应用的一种方法是采用直接变换接收机架构的各种改型。在该架构中，I/Q（同相/正交）混频器先将RF变换为复基带信号（中心频率为0Hz），然后，模数转换器前的一个低通滤波器对信号进行进一步调理。
解调器/DSP可以通过对I/Q相位关系的观察来对接收信号瞬时频率方面的模糊性进行解析：如果Q信号超前于I，则频率为正，否则为负。
I/Q信号间的不平衡会带来围绕有用信号的边带噪声。另外，射频接收机还受到来自外部和机内元器件及各引线耦合的噪声的干扰。在SDR实现中，这些问题也会或多或少地存在。一种传统的解决方案是在数字混频器中的ADC和I/Q变换前级联一个超外差的RF－IF转换器。
要选择IF值，就必须在模拟的下变频器性能中考虑ADC的速度和精度。Analog Devices、Linear Technology，Maxim和Texas Instruments等可以提供适用的14bit的ADC。目前对IF信号的采样速率约为60_70MS/s，而真正的目标是170MS/s，这样就可以为滤波和频率规划带来好处，满足阻塞信号方面的规范，并极大缓解第一级RF下变频级的压力。
图2  很多常规的软件无线电将超外差前端与数字IF和基带处理组合起来
对于载波水平上的数字处理，不妨关注一下TechnoConcepts，该设计公司专门研发SDR产品。其TSR（真软件无线电）技术采用了5GHz的_－_数字化电路。该公司将很快向主要的OEM提供10或11bit的基于GaAs MESFET器件的电路，该公司还在研发12bit的采用SiGe前端的CMOS版本。直接实现载波级的信号处理可以避免超外差架构带来的大量的失真。

FPGA将加速DSP
完成数字化后，以两个数字乘法器构成的混频器将执行信号－I/Q变换，其精度本质上与本机振荡器的频率无关。本机振荡器是一种数字化的合成器，它使用正弦/余弦查阅表和相位累加器来产生相互间存在精确的90 °相位差的正弦波采样。
因为混频器以ADC的本征采样频率运行，本机振荡器通过正弦和余弦间相位超前关系的调节来改变下混频的频率。每次采样的相位超前与输出频率直接成正比，因此提高角度量意味着更高的频率。假定采取这种FSK（频移键控）方法和32位的精度，则在DC到35MHz的范围内混频器的分辨率将优于1Hz。
关键是，数字混频器的数学运算精度可以使得其模拟版本中与那些多余的、过时的部分得以削减，这将远远更为适应SDR的宽带的本质。数字混频器可以将信号下变频到零频率上，而不会产生直流偏移或者明显的镜像问题，从而能让低通滤波器提取信号内容。该滤波器一般是抽取 （decimation）FIR（有限脉冲响应）设计，其抽取因数设定了滤波器带宽并决定了基带处理器的输出采样速率。包括Analog Devices、Freescale、Intersil、National Semiconductor、TelASIC和TI在内的多家厂商可以DDC（直接下变频器）IC形式提供这种复合的本机振荡器/混频器/滤波器模块。
另外一方面，许多设计者希望将DDC功能包括在其他的逻辑电路中，如同时还能执行基带处理工作的FPGA或者DSP阵列。从窄带的话音通话转移到宽带的、面向数据的服务，这一发展对处理能力产生了重要影响，而常规的DSP很难解决好这一问题。
连续不断的技术进步带来了计算量呈数量级的增长：GSM的第一代GPRS（通用分组无线业务）需要消耗100MIPS，而EDGE需要约1000MIPS来提供理论上最优的、384kbps的数据率。真正的3G协议，如UMTS（全球移动通信系统）和W－CDMA，所需要的处理能力还要高出一个数量级，大约10 000MIPS，以处理约5MHz的信号通道带宽。随着最近3GPP的HSDPA（3代伙伴计划的高速下行链路分组接入）规范的release 5版本等标准的推出，无线数据率继续以快得难以应付的步伐增长。这一W－CDMA的增强版本承载了多达14Mbps的数据率，可以轻松地提供流视频。
对于高端情况，数据率是如此之高，以至于用传统的DSP来处理直接来自于ADC的数据变得不现实。Altera 的军品事业部的技术营销经理Joel Seely认为用户可以有如下一些选择：设计一个ASIC、将逻辑关系写入一片FPGA，或者采用多个DSP。由于ASIC这种基本上实现固定功能的器件的开发费用高达1千万美元，设计者们越来越避开ASIC这条途径。
Altera的可定义Nios-II 嵌入式处理器的推出，可以补充该公司的Stratix系列FPGA，让基础设施的设计者设计出支持HSDPA的3.5G的基站。Seely指出，关键在于FPGA具有支持多重并行数据流的能力：“常轨的处理器受到固定的数据路径和有限时钟速度的限制，它们本质上是通用化的，完成当前的任务时常常将过多的处理器能力投入到路径上。FPGA可以让你把问题划分为多个部分，以极高的速度并行执行相对简单的操作。”
 Seely以该公司的2S180FPGA来作为一个标志物进行说明。该产品由180 000个逻辑单元构成，足以提供约100个快速的Nios处理器，而且可以保证约20 000MIPS的性能，而一个有代表性的宽带应用要耗去约100 000个逻辑单元。该器件包含了数百万个晶体管，相应的90nm工艺的几何尺寸极小，以至于漏电造成的静态功耗成了一个问题。Seely表示，为了解决这一问题，要用到多个FPGA的系统（如机载军用无线电）的设计者仅在需要的地方施加电源。
一个FPGA可以取消多达4个通道，以保证让功耗大大低于DSP/GPP技术。工具链支持包括到MathWorks的Matlab/Simulink图形开发与仿真环境的链接，以及Altera的SOPC（可编程芯片上的系统）Builder，它为其Quartus-II 套装添加了方框图级的编辑器。“图形开发工具，如SOPC Builder，所出现的进步，现在在硬件空间也掀起了与软件中从汇编到C＋＋进化时相同的风潮。”Seely总结说。
Xilinx的DSP营销经理Manuel Uhm认为：“尽管VHDL可以让用户对硬件进行精雕细刻，几乎为军用领域所广泛采用，而对用户友好的工具，如我们的System Generator，则可以极大地加速信号处理密集设计的系统级开发，从先进的军用波形到商用通信协议。”这种面向对象和基于模型的方法与基于语言的方法（如VHDL和Verilog）相比有若干优势。Matlab/Simulink和Xilinx的System Generator间的链接可以实现包括了自动化FPGA定义和实时评估（通过硬件协同仿真实现）的方框图设计。
片上的硬件实现了Simulink和目标器件之间的DMA猝发传输，使得速度提高了几个数量级。Uhm估计，与需要专家进行精心操作的VHDL相比，自动化可以提供约80％的优化，但节省至少50％的开发时间，具体情况取决于库－例程的效率。

DSP阵列挑战FPGA
一种显而易见的在一个基于DSP的架构中提供更多带宽的方法，是将多个DSP并行连接起来，这正是picoChip等厂商所提供的方案。该公司的营销副总裁Rupert Baines说，这种产品对DSP使用了类似于FPGA的方法，每个picoChip阵列容纳了308个16bit DSP、14个协处理器和通过一个32bit内部总线将阵列处理器互联起来并与邻近阵列处理器模块相连的可编程交换。Baines指出，关键在于制造高效率的DSP模块。
他估计常规的DSP的性能每提高10％，就需要增加30％的芯片面积：“但我们的300来个DSP所占用的面积小于大多数Pentium，小于同等的基于FPGA的方案。”
一个PC102器件内的资源与配置有关，可包括240个通用的DSP、64个内存控制的处理器和4个监管处理器，以160MHz的时钟即可以累计产生接近200 000 MIPS的性能，足以满足HSDPA和WiMax的需要，Baines认定这两种标准是如今最严格的测试。
通过确定编译时间来进行配置，这解决了同步化的问题，从而保证了设计工作和性能的可预测性。自动的内部布线优化，使得平均的资源使用约为90％。
图3 picoChip的DSP阵列采取了FPGA类的组织，以便将300个DSP集成到单个芯片上。
图中右侧图注，从上到下：阵列处理单元，交换矩阵，PicoArray间的接口。
Baines承认picoChip并 非是唯一一家相信大规模并行DSP是通向未来的道路的厂商，他提到了Freescale和Philips的工作。前者最近发布了其MRC6011 RCF（可重定义的计算交换架构）芯片，该芯片是一个包含了96个16bit DSP的阵列。总的晶体管数超过了6千万个。该器件属于一个RCF器件系列中的第一种，主要目标是3G的基带处理，包括了针对CDMA进行了优化的任务;初始的225MHz器件每秒可以对8bit的I/Q数据执行216亿次复相关操作。工具组的设计也同样是一种挑战，但现在通过对Metrowerks环境的扩展，可以实现充分的支持。
Freescale公司网络和计算机系统部的设计经理Robert Gach 表示MRC6011现在已经经过生产前的品质认证，未来计划采用Ethernet和RapidIO等接口，以及通过嵌入式PowerPC核进行的控制。
Pentek公司的7140收发机是一种具有多种外形规格（包括PCI和CompactPCI）的SDR的基准平台，在接收端，7140可以接收两路4dBm的满程模拟RF输入，并通过变压器将其耦合到两个一般可以达到105M次采样/秒的ADC（Analog Devices的AD6645）上。
采样信号通过一个Xilinx Virtex－II Pro FPGA，完成信号处理，或者路由到其他资源上，如TI的GC4016 四通道数字下变频器。Pentek的DSP产品经理Bob Sgandurra解释说该公司交付的电路板上带有的FPGA经过了预配置，可以执行信道选择、数据复用、数据打包、选通、触发和SDRAM控制等功能。
开发者可以利用FPGA空余的容量以及它的两个嵌入式的405 PowerPC处理器来开发定制的算法。Pentek的GateFlow FPGA设计套装对Xilinx 工具组构成了补充，包括了VHDL源代码和工厂中安装的功能器件定义信息。现在还提供不同的IP核，如FFT、脉冲压缩算法以及宽带数字接收机，以及各种器件驱动和功能的库。图4  Pentek的7140收发机基于软件无线电架构。
Sgandurra认为，Pentek的最大设计挑战是包括开发者可能需要的一切，而其布局要既保证关键性的内部常规管理和数据管理功能，又不能牺牲FPGA提供的灵活性。用户可以存储来自于FPGA的经过解调的输出，在板上存储器中对其进行回放，以流形式提供给PCI总线或者一个VITA－42 XMC（VMEbus国际行业联合会，扩展的间质卡兼容）接口（用于实现基于交换架构的底板连接）。上变频器通道采用了一个16bit的DAC和DUC（数字上变频器），来自于TI的速率达到500M采样/s的双通道DAC 5686。用户可以对该模块进行编程以便输出实信号流，或者复I/Q 流，具体情况则取决于外部的硬件。Sgandurra 指出它的客户正在将其公司的硬件与来自DRS System和Interad等公司的COTS（商业上现成的）RF模块结合起来。