摘要：片上互连决定了微处理器和其他高端芯片的成本与性能，并且随着IC技术的不断改进，这种由互连带来的限制作用将越来越明显。本文将介绍在芯片的三维设计中与互连相关的挑战，以及可能产生这些挑战的原因。

　　互连问题是目前芯片设计和制造所遇到众多挑战中的焦点问题。在晶体管发展史中作为金科玉律的摩尔定律，最终也将因为互连问题而不再有效。在不久的将来，为了适应晶体管的高速度，必须采用片上互连系统，但这样将必须按照互连系统的分布排放晶体管，势必极大地增加它们的间距。当这些情况出现的时候，在提高整个芯片性能上，探索更有效和新颖的版图结构比单纯提高晶体管的速度将更有效。

　　当前的方法　
　　对于高端IC来说，性能提高的限制主要来自于顶层布线层，特别是那些很长的、角到角的全局布线。即便使用了铜布线和低介电材料，但为了保持这些全局布线的RC时间常数低到一定程度，设计布线时仍然需要一些技巧。例如，让布线层尽可能的厚，以最大程度增加每一层的体积。另外，加粗关键路径上的布线（图1）也很有效。由X创新计划提出的X结构也提供了一种可行的思路。45°角布线的使用可以缩短全局互连的长度，为布线结构扩展了设计空间（参见“X 结构成为主流”一文，《半导体国际》，2005年6/7月刊）。为了解决复杂设计中互连对性能限制的问题，芯片内网络的设计也提供了一种思路。为了缩短复杂设计进入市场的时间，Sonics公司开发了一种商用接口协议，该协议目前已被开放核心协议国际合作组织（OCP-IP, Portland）接受。芯片内网络也作为一种保持布线高利用率的方案被提出，使用这种结构可以减少布线的数目。另外，高速信号技术的使用也可以使全局布线更有效率。
　　但即便使用了所有这些可能的方法，芯片设计人员仍不得不增加新的布线层。这样做会增加芯片的成本，设计人员尽量避免使用额外的布线层当然还有其他的原因。在某些情况下，对于IC能够使用的互连层数会有实际的限制。而且随着层数的增加，芯片出现分层现象的可能性会提高。特别是使用了低k材料之后，芯片的机械稳定性会降低，随着层数的增多稳定性会继续恶化。

　　互连难题
　　由于有互连层数受到实际工艺的限制，并且全局布线的紧密程度也是有限的，因此全局互连将使管芯的面积远大于所有晶体管实际占用的面积（图2）。所有布线和其下方晶体管的平均间距将会受到影响。
　　从某种意义上来讲，高端IC的平均晶体管间距已经进入了由其互连结构决定的时代。不幸的是，平均晶体管间距在不远的未来还将继续增大，势必导致每个晶圆上管芯数目减少，这使得研究人员在减少特征尺寸上所花费的功夫化为乌有。

　　3-D IC
　　为了满足不同的应用要求，研究人员对多种结构的3-D互连进行了探索。以穿透管芯的通孔为特征的3-D IC（图3 ）被认为最有可能解决互连难题。为数众多的大学和研究机构已经就这个问题进行了数年的研究，并且在最近召开了两个相关主题的会议。目前已经可以提供商用3-D IC技术的公司有Tru-Si Technologies公司， Ziptronix公司以及Tezzaron Semiconductor公司。

　　3-D IC技术包括将加工好的管芯或者晶圆相互键合在一起。将合格管芯从一个晶圆上取出，通过“晶圆上承载管芯”的方法，放置到另一个未划片晶圆上的合格管芯上。或者使用“晶圆上承载晶圆”的方法，将晶圆直接键合在一起，这种方法的产能最高，不过风险也最高，其成品率一般视所采用的键合方法而定。
　　通常说来，接触到3-D IC概念的人员都会认为这项技术有着巨大的前景。但针对3-D IC也有一个广泛流传的反对意见，即认为将本该可以放置大量晶体管的硅表面区域被浪费用于互连通孔。不过这种情况仅出现在那些晶体管被紧密排布的情况下。如前面讨论的那样，在未来的优化设计中，由于互连限制而引起的“空间浪费”是不可避免的。
　　由于这种“浪费”是由全局互连，而不是晶体管本身或者局域互连决定的，因此整个晶圆上平均晶体管间距会增大，但局部晶体管间距却并不一定如此。可以想象，晶体管和低级互连可以被更紧密的压缩，同时按需要增加一定（少量）额外空间，这样便可以容纳互连通孔（图4）。在这类布局中还要考虑其他变量，例如使用的中间层的数目，但这类布局目前还停留在研究阶段。
　　由于未来的设计是受互连限制的，因此利用晶体管之间的空间作为互连不仅仅可以减少空间的浪费，更会成为优化设计的好机会。

　　成品率问题
　　“晶圆上承载晶圆”的集成方法对应着最高的产能，但IC的成品率会非常低。例如，使用四层的叠层晶圆结构，如果每个晶圆上管芯的成品率为90％，那么叠层后单个IC的成品率则低至66％。当然由于这两个成品率对应着不同的产品阶段，所以直接将90％的成品率同66％相比是有些不恰当。图5则将这种情况描述得非常清晰。一种方案是将IC制作到一个面积为20mm2的管芯上，另一种方案是将IC制造到四层叠层结构四个面积为10mm2的管芯上。如图5所示，假设使用直径为200mm的晶圆制造IC，在标准工艺下每个晶圆上有五个致命的缺陷。如果相同数目的晶圆上有相同数目的IC，并且同样数目的IC损失掉了，那么两种情况下IC的成品率是近似一致的。在任何一种情况下，其产率都低到了无法接受的程度。3-D IC与单芯片IC两种方法的成品率相差不多。

　　晶圆级测试技术的发展有望解决这一问题。如果在晶圆级测试时标明失效管芯的位置，那么可以将具有相同缺陷分布的晶圆键合在一起。这样可以减少合格管芯的损失，使得3-D IC的成品率同管芯制造的成品率类似。
　　当然，这也并非仅仅是管芯成品率的问题。由于使用了键合工艺，这项操作本身也会带来成品率的下降。在现阶段，由于键合带来的成品率问题还难以回答;所以当选择3-D方法集成时，将要面临一个成本与成品率的竞争抉择。
　　集成的方法通常分为两大类：先制作通孔和后制作通孔。如果选用后制作通孔方法，当晶圆被叠层键合之后在其上制作通孔。如果采用这种方法，贴片之后总的成品率很高。如果采用先制作通孔方法，通孔的制作和填充将作为前道晶圆加工工艺的一部分，或者在晶圆键合前的某个阶段完成通孔制作。这种方法比后制作通孔方法效率更高，成本更低。然而也有成品率低的风险，例如某个通孔断路会引起整个芯片失效。
　　Tezzaron Semiconductor公司主要使用3-D技术将存储器电路集成到IC上。该公司已经开发了一种方法，可以在某一存储单元损坏的情况下降低不能使用的其他存储单元的数目。这种方法主要为了减小晶圆间未接触部分带来的不良影响。可以预期，在未来的设计中存储元件的使用将会继续增多，所以该方法可能会有比较多的应用。

　　散热问题
　　由于将在很小的空间内集成大量发热的晶体管，3-D IC需要面对的一个重要问题是散热问题。在3-D IC的每一层都有高速的逻辑电路的情况下，这将是个严重的问题。在IC的功能主要集中在某个发热较多的逻辑区域情况下，3-D方案事实上是有助于散热的。IC的其他部分可以当作该发热部分的散热组件，这样IC的性能可能更好。无论哪种情况，3-D叠层管芯本身都很薄，也就是说其导热通路都比较短。同时，穿透的接触孔也可以用作导热通孔，提高整个芯片的散热能力。
　　IC发热中一个正在增加的部分来自于引线，特别是引线带来的电容效应是罪魁祸首。有研究表明，减小3-D IC中引线的长度可以有效地降低IC中需要散热的总量。从已有的经验来看，散热问题主要关注的位置在边缘管芯的连接上，这些位置的引线长度还没有被减小。

　　其他问题及优势
　　3-D IC最具希望的性能优势在于可以将更多的晶体管放置在一个时钟周期内。在三维布局中，这种楼层式的规划方式比较复杂，但由此带来的IC性能上的提升是值得在设计上付出这些努力的。
　　3-D IC具有的优势不仅仅局限在解决互连问题上。使用这种技术还可以获得系统级封装（SiPs）带来的好处。在不同的晶圆上制作存储器和逻辑电路后再将它们集成到一个管芯上，尽管这样的集成不是最优的集成方式，但由于不同电路利用不同的工艺制作，成本较低。类似地，可以使用最适合的材料制作不同的器件然后集成到一起，这样可以使整个系统的性能和成本得到优化。
　　有些情况需要3-D的布局观念。例如在高速图像处理电路中，要有一层探测元件，这样随后的初级数据处理电路就要放在紧邻其下的一层。这样的布局可以增加探测器阵列的填充系数，并且可以直接将模拟信号发送到下方的信号处理部分。
　　另一种可能性是可以兼容元件模型。这种方法是有风险的。在单管芯IC中已经考虑以封装内加互连中间层的方式使用这一方法。对于3-D IC来说，可以加有不同用途的元件管芯会非常有用。
　　与此同时，研究表明3-D IC的发展也符合楞次定律。假设楞次定律的指数为三分之二，使用2-D平面结构作为3-D电路的初始条件，而不是以1-D结构作为2-D电路的初始条件，就可以得到符合楞次定律（Rent''s rule）预测的结果。针对3-D电路需要有升级版的楞次定律，其研究工作已经展开了。

　　结论
　　3-D IC技术将成为未来IC发展中不可或缺的部分，并且这种技术的可行性也越来越高。这项技术的应用范围并不仅限于IC领域。随着IC设计越来越受到互连的限制，管芯上现有的剩余空间不再是令人忧虑的面积浪费，而可以为设计的进一步优化提供机会。
　　由于3-D IC的引入，扩充了设计空间，同目前IC的设计空间相比要复杂很多。在这个扩充了的设计空间内可以获得比单芯片方法更合适的解决方案，甚至还可以实现一些目前无法获得的功能。在IC性能受互连限制的情况下，对晶体管集成度的关注将逐渐转移到对单位体积内功率的计算优化上。
　　业界已经逐渐进入到了互连限制时代，由于使用3-D IC技术而带来的设计复杂程度的增加是不可避免的，那么现在就是为迎接这种复杂性的增加开始准备的最好时机。

　　当您和以下制造商联系时，请告知他们您是从Semiconductor International China上获取相关知识和信息的。
　　OCP-IP　　 ;  ; ; ; ; ; ; ; ; ; ;www.ocpip.org
　　Sonics　　 ; ; ; ; ; ; ; ; ; ; ; www.sonicsinc.com
　　Tezzaron　　 　　 ; ; ; ; www.tezzaron.com
　　Tru-Si Technologies　 www.trusi.com
　　X Initiative　　 ; ; ; ; ; ;www.xinitiative.org
　　Ziptronix　　 ; ; ; ; ; ; ; ; ;www.ziptronix.com