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第四讲 Verilog-HDL 仿真软件的基本操作

在本讲以Xilinx WebPACK 4.1 ModelSim XE Starter 为例，说明仿真软件的基本操作。
4.1 建立新的工程文件
启动X i l i n x W e b P A C K 4 . 1 ModelSim XE Starter后，选中【File】菜单中的【N e w 】菜单项，然后选择【Project】选项。如图1所示。

单击后，在弹出的对话框内适当填写工程文件名，如图2 所示。单击【OK】后，一个新的工程文件就建立了。

4.2一个简单的仿真实例
      下面，用一个“与”运算的仿真应用例子来说明ModelSim XE仿真软件的操作过程。通过这个最简单的例子，可以基本掌握该软件的使用方法。
      编辑如下两个文件
      /* exp1-1.v */
      module A N D 2 ( A, B, OUT );
            input A, B;
            output O U T ;
            and U 1 ( OUT, A, B );
            endmodule
            /* fig1-9.tst */
            `timescale 1ns/1ns
      module AND2_TEST;
            reg A, B;
            wire O U T ;
            AND2 AND2 (A，B，OUT);
            initial begin
            A = 0; B = 0;
            #100 A = 1;
            #100 A = 0; B = 1;
            #100 A = 1;
            #200 $finish;
            end
      endmodule
      第一个是与门逻辑的Verilog-HDL描述，第二个是相应的顶层模块（测试程序），将这两个文件拷贝到test的目录下。然后,在【Project】选项中单击鼠标右键，就弹出图3 所示的快捷菜单。选中【All file to Project...】菜单项并单击, 就出现图4 所示的画面。

在图4所示的【Add file to Project】对画框中，通过【Browse...】浏览路径，然后在【File Name】中填写将要添加的文件的名称。
单击【Browse...】，出现图5 所示的对话框。用于选择将要增加到工程中的文件。

如图5 所示，将文件类型选中【All Files（*.*）】选项，并选择好文件。然后，单击【打开】，就可将“*.v”文件和“*.tst”文件加载到工程文件中了。如图6 所示。

单击【OK】，就可以看到在【Project】选项卡中，出现“*.v”和“*.tst”文件了。如图7 所示。

然后，仍然在【Project】选项卡区域中单击鼠标右键，就会出现进行编译的快捷菜单。如图8 所示。

选中【Compile All】菜单项并单击，就会编译刚才加载的文件。单击【Library】选项卡，出现被编译后的模块，如图9 所示。

双击该模块，就会出现【sim】选项卡，如图10 所示。

选择【Design】菜单中的【Compile】菜单项，再次编译。如图11 所示。这次编译不同于前一次的编译。第一次是将“*.v”文件及“*.tst”文件全部进行编译，产生编译程序。而这次编译主要是为下一步装载测试程序而准备的。所以，这次可以只选择要测试的程序进行编译。

如图12所示，选择测试程序文件。并把“文件类型”选中【All Files（*.*）】选项。然后，顺序单击【Compile】和【Done】。出现图13 所示画面。

选择【Design】菜单中的【Load Design...】菜单项，装载测试程序文件。
选中【Design】选项卡中的测试程序文件，单击“load”就完成了装载。如图14所示。

下面，就可以运行程序，并观察结果了。

如图15 所示，选中【View】菜单中的【All】菜单项。

可以看到“*.v”文件、数据流和波形显示框等画面。如图16 所示。

如图17所示, 选中【signals】中的所有信号。用鼠标拖动到右面画面【wave default】中，如图18 所示。

然后, 选中【Run】菜单中的【Run-All】菜单项并单击。随后，会出现“Are you sure you want to finish?”的对话框。单击【否】后，就会出现图19 画面中的波形。

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