导航: 摘要 向非易失性存储器的存储单元中引入应变会降低隧穿漏泄电流并可对存储单元进行等比变化。
应变工程一直在整个工业界中得到技术人员的广泛采用，以避开晶体管的等比缩小极限和提高90nm和65nm逻辑技术的量产表现。通过引入膜应力高达~3 Gpa的氧化物、氮化物和SiGe，表明技术上已经取得了重大进展。非易失性存储器（NVM）技术当前也面临着等比缩小的物理极限问题，这一极限也可利用应变工程来规避。
通过采用提高沟道载流子迁移率的方法即可达到利用应变改进逻辑技术能力的目的。然而，在非易失性存储器技术中，借助增强迁移率的方法来改进电流输运能力的做法无法实现存储单元等比变化的目的。因此提高电荷的存储和记忆能力就成为非易失性存储器等比变化所需的重要的有效手段。对非易失性存储器单元进行等比变化需要减小栅的长度。其典型的实现方法是对隧道氧化物进行减薄处理以控制短沟道效应，这与逻辑技术采用的方法十分类似。不过，减薄后的隧道氧化物会导致漏泄电流增加，并会造成浮置栅上存储的电荷丢失。这样就会对电荷保存寿命和器件的可靠性带来不利的影响。本文将论述向非易失性存储器存储单元中引入应变是如何降低漏泄电流并实现非易失性存储器单元等比变化的。
非易失性存储器单元的工作和等比变化
典型非易失性存储器单元的工作（图1）需要一个浮置的多晶硅栅用以存储电荷。借助Fowler-Nordheim (F-N)隧穿或沟道热电子注入技术将电荷转移到浮置栅上。例如，目前的与非逻辑门（NAND）闪存单元就是利用F-N隧穿将沟道中的电荷转移到浮置栅上，而或非逻辑门（NOR）闪存单元则是利用沟道热电子的方法将电荷转移到浮置栅上的。借助高带隙隧道氧化物与较低带隙浮置多晶硅栅之间产生的势阱即可将电荷储存在浮置栅上。
最为不利的因素是由浮置栅带来的有害电荷漏泄。要想提高可靠性并对存储器单元进行进一步的等比变化就必须将这一漏泄降至最低水平。一种显而易见的方法是增加隧道氧化物的厚度来降低电荷漏泄，但这种方法与单元面积的等比变化技术不太兼容。当前的4 Gb、73 nm节点闪存单元采用的隧道氧化物约为7nm厚。下一代闪存单元需要将隧道氧化物的厚度进一步降低至<6 nm，从而使隧穿电流得到极大的提高。
浮置栅上的电荷数量决定着非易失性存储器晶体管单元的“有效单元阈值电压”。在众多非易失性存储器单元的设计中，其中一种设计为“被擦去”状态（即，浮置栅上没有多余的电子），阈值电压处于一种中性电平状态。当对单元进行“编程”或写入时，借助热电子注入或F-N隧穿的作用，即可通过隧道氧化物将电子从沟道注入到浮置栅中，从而使阈值电压值变得较高一些。
量子机械隧穿，不管是直接从浮置栅上产生的还是通过氧化物中的陷阱能级而产生的，其主要机理就是电子从浮置栅中漏泄出来并进入本体硅中。由于电荷状态的分隔只受到数百至上千个电子的的影响，因此即使从浮置栅中损失的电子每天只有一个，存储数年之后也会产生一个比特的误差。减小寄生隧穿电流和电荷漏泄的速率可显著提高非易失性存储器单元的电荷保持性能和寿命。
漏泄电流与电场的大小为指数变化关系，这主要取决于存储电荷的数量。因此，从浮置栅中漏泄出的电荷，其速率将会随着浮置栅上电压的降低而“减慢”。所以，降低寄生隧穿电流会极大地提高非易失性存储器单元的电荷保持特性和寿命。
在本研究中，我们采用了一层经过精心等比变化处理的隧道氧化物对存储单元典型的电荷保持特性进行了模拟。可能观测到现象有两种：1〕隧道氧化物层较薄的单元丢失电荷的速度更迅速;2〕经过足够长的一段时间之后，电荷丢失行为就会呈对数变化。这种电荷丢失行为会导致一个明显的渐近保持特性区。在这个渐近保持特性区中，即使隧穿概率稍有减小也可能会对保持寿命的方式带来极其严重的影响。
作为实例，我们对采用90 nm CMOS工艺的典型浮置栅单元进行了研究。假设读出阈值电压为2.75 V，如果单元的阈值电压下降至2.75 V以下，读出的数据就会被认为是逻辑“1”。如果单元的阈值电压高于2.75 V，从单元上读出的数据则将被认为是逻辑“0”。通过验证我们发现，隧道氧化物厚度<60A的单元无法达到10年的寿命。在这类情况下，对隧穿电流稍做改进就会对寿命造成极大的影响。因此，降低隧穿电流就可以更大限度地对非易失性存储器单元浮置栅中的隧道氧化物进行等比变化。
应变工程改善NVM保持时间
为了理解如何将应变应用于改变浮置栅的漏泄电流，我们先从图2所示的浮置栅非易失性存储器单元的能带图着手。存储在浮置栅上的电荷在隧穿至硅衬底时会通过薄薄的隧道氧化物而丢失。漏泄电荷的丢失确定了在许可范围内的最小氧化物厚度，转而又会限制非易失性存储器栅长的等比变化。因为有直接隧道漏泄电流带来的影响，致使隧道氧化物的厚度可达到其理论极限。因为存储器对漏泄的要求比较严格，因此就逻辑技术来说，SiO2的厚度极限为～1nm，对非易失性存储器而言，SiO2的厚度极限为～6-7 nm。浮置栅上的漏泄（电荷丢失）可用电子的数量(n)除以电子的隧道寿命(t)来表示，
其中的q为电子电荷。浮置栅电子的寿命可以表示为尝试频率乘以隧穿概率。
尝试频率取决于电子碰撞势垒的速率和电流流动方向（图2中用z表示）上硅浮置栅中的电子有效质量。无论对直接的还是F-N隧穿工艺而言，隧穿概率都取决于SiO2/Si的势垒高度。为了在非易失性存储器硅浮置栅中获得“适当”类型的应变，就要利用应变来提高平均电子的导电质量和SiO2势垒高度，以此降低隧穿电流。这种利用应变来降低非易失性存储器技术隧穿电流的方法与逻辑技术使用的方法有所不同。其不同之处在于它将应变工程应用于沟道区来降低漏极电流流动方向上的导电质量。
为了理解“适当”类型的应变如何能既提高导电质量又能增加势垒高度的原理，我们先从非应变硅中的电子输运着手。导带由6个简并谷构成（图3）。
这些谷具有相等的能量，表示为Δ6。每个椭圆面的有效质量均为各向异性，横向质量（与轴相垂直）可用下式得出：
这比用mz=0.98 m0得出的纵向质量（与轴平行）值要小得多。
式中的m0为自由电子的质量。将面内的抗拉应力和面外的压缩应力应用于多晶硅栅上，采用能量分隔的方法就可将面内4个谷(Δ2)与面外2个谷(Δ2)之间的简并去除掉（图3）。由于(Δ2)谷的能量较低，因此电子很容易将其占据。这些谷间的所有电子mz=0.98 m0的隧穿电流方向上都有1个电子质量，比(Δ4)谷的质量提高了5倍多。
对能量电平以及改变能量电平的流体静压应变分力（应变硅的体积变化）进行应变分隔即可增加势垒的高度。导带能量的变化改变了电子的亲和性（以真空为基准的导带的能量电平），并因此又改变了Si/SiO2势垒的高度，如图4所示。由于隧穿的概率与势垒高度为指数变化关系，因此会观察到漏泄电流有明显降低。
NVM单元中的应力
浮置多晶硅栅中主要通过以下三种不同的机理产生面内抗拉应力和面外压缩应力：浅沟槽隔离（STI）机理、氮化物间隔层蚀抗机理以及第一个介质层机理。抗拉氧化物与氮化物工艺都可用于诱发应力。可用O3/TEOS基次常压化学汽相淀积（CVD）产生应力氧化物。当用于自对准应力感生STI时，该技术就可对非易失性存储器单元的浮置多晶硅栅施加有利的应力。此外，光子加速应力感生氮化物和预金属介质（PMD）抗拉氧化物也可用于应力储存，并在浮置栅多晶硅上感生进一步的抗拉应力。
由浅沟槽隔离机理引入的应力
SiO2是作为隔离层用在有源器件和第一个（预金属）介质层之间的标准介质。对浅沟槽隔离和预金属介质层而言，SiO2的淀积既可以采用高密度等离子体（HDP），也可采用热 O3/TEOS CVD完成。 然而，由于SACVD O3/TEOS膜具有较合适的抗拉应变特性，而且目前高密度等离子体还比较缺乏，因此SACVD O3/TEOS膜在高性能逻辑工艺中的应用正在逐步得到认可。
在采用自对准工艺的非易失性存储器单元中，通常采用后隧道氧化物和浮置多晶硅栅淀积方法来形成浅沟槽隔离。在植入浮置多晶硅栅之后，就可在浮置栅上淀积PECVD定型膜，并完成典型的沟槽光刻工艺。腐蚀和清洗之后，淀积抗拉次常压CVD氧化物，接下来完成退火工艺。对氧化物膜进行退火处理不仅会使其收缩而且还会增强其密度，从而使浮置多晶硅栅产生应变。
在淀积过程中，新的O3/TEOS氧化物是一种具有200 Mpa应力的抗拉膜。在控制退火之后的浅沟槽隔离应用中，氧化物膜会转变成一种压缩本体膜，但在沟槽内部仍保持其抗拉特性，这样就会造成转移到邻近硅沟道和浮置多晶硅栅中的抗拉应力高于起初的200 Mpa。退火工艺导致了Si-OH的丢失，造成了~5%的收缩并使密度有所提高，由此产生了较强的抗拉应力。当氧化物用作预金属介质层时，它会保持在一种抗拉状态中，因而加大了向沟道中转移的应力。
光子协助应力感生抗拉氮化物技术
采用传统高温LPCVD氮化物工艺形成的氮化物膜，其抗拉应力在1.7 Gpa范围内。然而对亚90nm逻辑和亚73nm存储器技术节点而言，最为重要的还是要有较低的热预算。PECVD氮化硅膜可以在400℃下淀积而成，它的抗拉应力会>1.2 GPa。对SiN蚀抗层进行应力处理会使晶体管沟道（与沟道垂直）中感生单轴应变。超高应力SiN包封层工艺是一种较成熟的工艺，而且自90nm节点技术以来就一直应用于制造。
降低膜中的氢气含量是提高抗拉应力至关重要的一个因素。为了有助于迅速将氮化物膜中的氢气去除掉并能以较低热预算水平淀积出超高抗拉膜，可在紫外光下曝光，将网格中的氢原子浓度降低一半。借助这一技术可获得>1.8 GPa的应力。
结论
这是首次将应变工程引入到闪存技术中。借助自对准浅沟槽隔离工艺，可以在浮置多晶硅栅中感生出面内抗拉应力和面外压缩应力。将光子加速抗拉氮化物应力和抗拉氧化物用作第一个介质层可以使垂直方向上感生出平行应力。由于典型非易失性存储器单元利用NMOS做为其单位单元，因而显著降低隧道氧化物漏泄的目标是完全可以实现的。隧道氧化物漏泄的显著降低有助于改进保持时间，因此就可以进一步对隧道氧化物和单位非易失性存储器单元进行等比变化。此外，沟道中的应力增强了电子的迁移率，与逻辑技术相类似，从而改善了单元的读出电流。