测量并抑制同步降压型转换器中的Cdv/dt 感应导通

Cdv/dt感应导通机理的分析
---图1给出了同步降压型转换器的基本原理图，包括由同步FET（Q2）产生的寄生效应。在控制MOSFET Q1的导通开关期间，因为Q1的密勒效应和导通延迟的缘故，满输入电压并不会立刻出现在Q2的漏极上。施加在Q2上的漏极电压会感应出一个通过其栅-漏极间密勒电容Cgd进行耦合的电流。该感应电流在Q2的内部栅极电阻Rg和外部栅极电阻Rext的两端产生一个压降。该电压将对Q2栅极上的栅-源极间电容Cgs进行充电。Q2上的感应栅极电压的幅度是dv/dt、Cgd、Cgs和总栅极电阻的一个函数。栅极驱动电路还对Cdv/dt感应电压的确定起着重要的作用;这一事实被用来进行导通损耗量化方法的创立，下一部分将对此做介绍。
---如果感应栅极电压超过了MOSFET Q2的门限电压，则不管栅极驱动电路如何，Q2都将在Q1处于导通状态的情况下被误接通。因此，贯通电流将通过Q1和Q2从输入电压总线流至共用电路。这样，MOSFET Q1就将不得不传输负载和贯通电流，而Q2负责传导额外的贯通电流。这些电流会在Q1和Q2当中产生功耗，因而导致其结温的上升和电源效率的下降。图2示出了对于诸如图1所示的同步降压型转换器，Q2的波形与Q1的导通波形之间的关系。
---对于某些特定的开关频率、输入电压和负载条件的组合，Cdv/dt损耗有可能变得很大。

Cdv/dt损耗的实际评估方法
---由于许多相关参数的抽取或精确模拟并不容易，因此对Cdv/dt感应功耗进行分析计算是不切实际的。另一种方法是比较参数在所有场合都很相似（那些对Cdv/dt感应导通起着支配作用的参数除外）的两个同步FET。第一个同步FET在没有Cdv/dt感应导通的情况下关断。但所选择的第二个同步FET则使Cdv/dt感应栅-源极电压足够高（以使通道接通），并产生了额外的开关损耗。这样就能够通过比较每次实验所获得的损耗数据来对Cdv/dt感应导通损耗进行量化。
---这种方法虽然可以做到相当准确，但需要进行全面的同步FET器件特性分析，而这只能采用大多数工程师都没有接触过的专用测试设备才能完成。另外，它还需要详细的电路内波形以及电路内效率和器件工作温度的测量结果。因此，对于大多数设计工程师而言，这种非常耗时的方法往往并不实用。
---图3所示的电路为向设计师提供一种进行Cdv/dt感应功耗量化的更快、更实用的方法奠定了基础。栅极驱动电路的设计使得能够生成一个可调的负栅-源极偏移电压。生成该负偏移电压的目的在于把感应栅极电压移至栅极门限电压以下。通过施加一个足够的负偏移电压，即可完全消除Cdv/dt感应导通损耗。这样就能够通过对具有Cdv/dt感应导通和不具有Cdv/dt感应导通时的总电路损耗的比较来进行Cdv/dt损耗的量化。
---图3所示的电路可在同步FET的关断期间生成一个负栅极驱动电压（而不是零电压）。该负电压将防止同步FET因Cdv/dt效应而导通。该电路中布设CS的目的是为了把来自驱动器IC的标准栅极驱动信号变为一个其正负值与占空比成正比的AC信号。设置V+的目的在于使新的栅极驱动信号电压产生移位，并允许改变负栅极偏压，以确定Cdv/dt感应功耗和/或获得最佳的负栅极驱动电压。
---图4示出了由一个采用单个控制FET和单个同步FET的12Vin、1.7Vout、1MHz、20A稳压器模块所获得的损耗测量结果（不包括控制功率、PCB和电感器损耗）。通态Vgs被维持在5V恒定值，旨在保持导通电阻Rds-on（以及传导损耗）的恒定。断态栅极驱动电压在0～-2V以下的范围内改变。这样，所有测得的功耗差异都能够与Cdv/dt损耗建立起某种联系。
---图4中的曲线显示：当负栅极偏压增加至-2V以上时，损耗将保持恒定，这就表明所有的Cdv/dt感应功耗均已被消除。该图还说明了这样一点，即这些损耗在同步降压型转换器的总损耗中占了很大的比重;Cdv/dt损耗分量在总损耗中所占的比例达到了18%以上。

Cdv/dt感应损耗对器件和电路设计的影响
---Cdv/dt感应损耗对器件和电路设计都提出了挑战，对高频稳压器以及具有较高输入电压的稳压器而言尤其如此。这当中就包括用于笔记本电脑的开关稳压器，其标称输入电压通常为19V。
1. 防止产生Cdv/dt感应导通
---为了防止发生Cdv/dt感应导通，Q2的栅极电压不能在Q2的漏极电压达到其最大值（它取决于稳压器的输出电压）之前升至器件的门限电压之上。解决方案之一便是采用一个具有较高门限电压的MOSFET。另一种解决方案则是减小密勒电容Cgd或增加栅-源极间电容Cgs，以便延长充电时间并降低Q2栅极上的峰值感应电压。
---然而，需要注意的是：较高的输入电压意味着较高的Qgd电荷量，以及由此而导致的较高的Q2充电比。这就是为什么说具有较高输入电压的稳压器（比如笔记本电脑用稳压器）在Cdv/dt感应导通方面提出了更加棘手的设计难题的原因所在。
2. 保留Cdv/dt感应导通的好处
---Cdv/dt感应导通有一个好处：它能够减小同步FET上的电压尖峰和Vds振铃（它们有可能源自体二极管反向恢复和环路寄生电感）。除了可抑制EMI之外，尖峰的减小还使得能够比较容易地将面向12Vin处理器电源应用的、效率更高的20VN器件用于开关频率通常在300kHz左右的台式和低端服务器。于是，在某些应用中，充电比不仅能够改善EMI，而且还能够提高满载效率或对降低成本有所帮助。因此，设计师有时就会面临一项权衡：即究竟是阻止Cdv/dt感应导通以求最大限度地提升电路效率还是采用Cdv/dt感应导通来抑制过多的寄生振铃。MOSFET设计人员通过最大限度地减小封装电感和体二极管反向恢复时间、并借助最佳硅片设计来控制Cdv/dt耐受性的方法实现了该折中方案的优化。
---对于像SO8和D-Pak这样的标准MOSFET封装来说，寄生封装电感是环路电感的主要组成部分。如果在这些封装中采用了具有高Cdv/dt耐受性的硅片，则由该电感和体二极管反向恢复电流引起的Vds振铃会在采用12V输入电压的情况下很容易地超过30V。高峰值电压以及振铃有可能引发过大的EMI并降低控制器/驱动器的可靠性。
---另一方面，低电感封装能够在高Cdv/dt耐受性和低振铃之间实现更好的折衷。众所周知，诸如DirectFET等低电感封装工艺最多能够将开关节点电压振铃减小50%。

应用实例
---针对笔记本电脑应用的MOSFET CR
---前文已经说过，当开关频率高至1MHz时，Cdv/dt感应损耗将会很大。但是，视具体应用的不同，即便是在200～500kHz的工作频率条件下，这种损耗也有可能成为一个严重的问题。作为一个实例，三个具有表1所列参数的器件被用做一个专为笔记本电脑应用而设计的稳压器中的同步FET。转换器输入电压为19V，输出电压为1.3V。图5对采用这三种器件所测得的效率进行了比较。
---CR=1的1号器件优于CR = 1.4的器件。4A电流条件下（在典型的笔记本电脑应用中，这是Q2在大部分时间里处于工作状态的区域）的效率提升幅度为5%。对于这三个被评估的器件，Qgs1的变化幅度仅为5%，而Qgd的变化幅度则超过了45%。Qgd是实现优化器件设计的一个重要参数。尽管2号器件和3号器件具有较低的导通电阻Rds-on，但是与1号器件相比，其传导损耗的减少并不能抵消因较高的充电比所造成的Cdv/dt损耗的增加。
---需要注意的是，本例只关乎旨在阻止Cdv/dt导通的元件选择。栅极驱动电路的设计对Cdv/dt性能的优劣也有着决定性的作用。在研究前文所述的Cdv/dt损耗量化方法的过程中，栅极驱动电路的影响是很重要的，不过，栅极驱动器设计并不在本文的讨论范围之内。