Cadence新芯片集成解决方案改进Virtuoso平台

Cadence 设计系统有限公司宣布，他们结合最新版本的Virtuoso Chip Editor，推出了一种新的芯片集成流程，对原先VirtuosoR全定制设计平台进行了优化。从完全定制的角度看，上述各种解决方案并用，第一次使设计人员可以跨越模拟、全定制数字、射频、存储器/阵列和数字标准单元等诸多设计领域实现完全的物理集成。

这种新一代CadenceR技术比现有全定制设计解决方案性能提高了十倍以上。在一个典型的、具有150多万个晶体管的先进混合信号设计中，它可将物理设计集成时间从一个月缩短到大约两个星期。

本文摘自《半导体技术》