当IC生产商努力地在芯片上加入更多功能的时候，他们遇到了一些问题。芯片尺寸变得越来越大，因此对偶然出现的少量灰尘和污染物造成的缺陷更加敏感。而且，将几种不同类型的器件，例如将逻辑器件和存储器件集成在一块芯片上是非常困难的，除非使用更加复杂的工艺。
　　这仅仅是目前的系统级芯片（SOC）集成技术所遇到的部分问题。但是，假如不是将许多不同功能部分集成在同一芯片上，而是对他们分别生产，获得很高的成品率，然后将这些芯片堆叠在一起形成可靠的3D（三维）芯片，那又会是怎样的情形呢？这就是Rensselaer Polytechnic Institute（RPI）千兆级集成技术内连线研究中心副教授“James” Jian-Qiang Lu及其同事的目标。Lu相信将多个晶片粘接在一起然后进行相互连线的策略能为芯片的集成技术提供更加有效的办法，同时还能提高其性能。
　　Lu说：“我们正在开发单片电路晶片水平的3D集成工艺，它可能具有系统芯片和系统封装的所有优点，同时还能降低成本，以及使用更小尺寸的芯片达到更好的性能。在上个月的国际内连线技术会议（IITC）上，Lu介绍了他和来自RPI以及International SEMATECH 近期共同取得的工作成果。
　　在3D晶片水平集成技术中，首先各个功能部分在不同的晶片上分别进行制造，其芯片尺寸要小得多。然后进行晶片对准、粘接、减薄化和晶片间的纵向相互连接。晶片间相互连接的技术由RPI和Albany大学合作进行研究。3D集成最初的重点是微处理器、ASIC和存储体。当然，他们也在尝试将这一技术延伸到RF、模拟、光学和MEMS芯片中去。
　　Lu解释了该工艺的制作过程：“如果你有三片晶片，在每片晶片上你都完成了所有的工艺。那么你就可以将其中两片晶片在对准后进行面对面的粘接，然后对上面那片晶片的背面进行减薄化处理，最后通过钻孔、填充和研磨进行晶片间的连接，我们将该工艺称为晶片间相互连接技术。也就是说首先通过干法蚀刻出一个孔来，然后填入金属（例如铜），最后进行CMP处理，就象铜的嵌入式图形化工艺一样。完成这两片晶片的相互连接之后，你就可以对第三片晶片重复进行以上工艺处理了：对准、粘接、减薄和晶片间相互连接。”
　　这一方法的批评者指出，如果晶片的良率为80%，那么两片晶片粘接后其良率最高只能达到64%。Lu辩论说，对于一系列性能和功能系统规格来说，该方法确实可以大大提高其良率，因为芯片尺寸更小，每片晶片的工艺更简单、条件更优化。“你可以在不同的晶片上使用不同的工艺，你可以使用成熟的技术来提高良率。而且芯片尺寸更小也会提高良率。最后，因为你用更小的芯片和很短的晶片间通孔替代了二维大尺寸芯片和很长的内连线，所以内连线延迟也被缩短了。因此，你也许根本没必要使用高风险的（内连线）新技术。”
　　根据Lu的经验，在3D晶片水平集成技术的四大关键工艺（晶片对准、粘接、减薄和晶片间相互连接）中，粘接和减薄工艺是建立与BEOL工艺兼容的可行工艺流程时最大的考虑因素。对准可以在室温下完成，而晶片间相互连接工艺和BEOL内连线工艺相似。但是粘接和减薄工艺却涉及可能有害的机械和热处理工艺，例如机械研磨。
　　Lu在IITC介绍的工作研究了晶片粘接和减薄工艺对晶片性能和良率的影响。他们评估了具有两层最新的后段铜内连线测试结构和两种ILD材料的晶片。他们还为各种特定的评估目的开发了相应的评估方法，包括用热膨胀系数（CTE）相匹配的玻璃圆片进行光学检查，用四点弯曲/分层技术测试机械粘接强度，以及工艺处理后晶片的电性能测试。尽管对于多孔低k ILD来说，晶片粘接和减薄工艺处于工艺窗口的边缘，需要进一步改进，但是晶片粘接和减薄工艺还是可以保证氧化硅或低k ILD内连线测试结构足够的机械性能的。